verilog assign用法詳解

一、assign簡介

在verilog中，assign是一種連續賦值語句。它用於給wire類型變量賦值，從而產生一個組合邏輯。

assign通常用於組合邏輯電路的連線中，用來將某個wire輸入端口連接到一個邏輯電路的輸出端口，同時將這個邏輯電路的輸入線連接到另一個wire。它可以看作是一種簡單的建模方法，特別適用於小型電路的設計。

二、assign基本語法

assign wire_name = expression;

其中，assign關鍵字表示連續賦值語句；wire_name是要賦值的wire類型變量名稱；expression是用於計算<wire_name的值的邏輯表達式。expression可以由常量、變量、運算符和函數組成。

在verilog中，使用assign進行連續賦值時，通常要注意如下幾點：

• assign語句必須在module中使用，並且只能出現在module中間。也就是說，不能在initial、always或task等其他語句中使用assign。
• wire變量必須在使用前聲明，不能在assign語句中隱式聲明。因為assign語句本質上是一個連續賦值語句，對於未聲明過的變量會產生編譯錯誤。
• assign的表達式中可以使用module的輸入和輸出端口的名稱，在連接時使用名稱直接連接，而不需要使用wire類型變量。

三、assign常見用法

1、簡單組合電路的建模

assign最常見的用途就是對簡單的組合邏輯進行建模。比如，下面是一個and門的assign語句：

module and_gate (
    input a, 
    input b,
    output c
);
    assign c = a & b;
endmodule

上述代碼中，and門的輸出c是一個wire類型的變量，在assign語句中，將c賦值為a & b，實現了and門的邏輯功能。

2、使用assign連接module的輸入和輸出端口

當module的輸入和輸出端口比較少時，我們可以使用assign語句直接將模塊的輸入和輸出端口連在一起，這樣就可以省略掉一些wire類型的變量。

比如，下面的代碼是一個優先編碼器的4輸入模塊，使用assign語句將輸出端口q[1:0]和q[3:2]分別連接到輸入端口a[3:0]和輸入端口in：

module encoder4to2 (
    input [3:0] a,
    input enable,
    output reg [1:0] q
);
    assign q[1:0] = a[1:0] & ~enable;
    assign q[3:2] = {a[3:2] & ~enable, a[3:2] & enable};
    always @(a or enable) begin
        if(a[3])
            q[1:0] = 2'b11;
        else if(a[2])
            q[1:0] = 2'b10;
        else if(a[1])
            q[1:0] = 2'b01;
        else if(a[0])
            q[1:0] = 2'b00;
        else
            q[1:0] = 2'b00;
    end
endmodule

上述代碼中，使用assign語句將優先編碼器的輸出端口q[1:0]和q[3:2]與輸入端口a[3:0]和enable相連。

3、使用assign建模時序電路

除了組合電路，assign還可以用來建模時序電路。比如，我們可以使用assign語句來建模一個簡單的D觸發器：

module d_ff (
    input clk,
    input reset,
    input D,
    output reg Q
);
    assign Q = D; // 連續賦值語句
    always @(posedge clk, posedge reset) begin
        if(reset)
            Q <= 1'b0; // 非阻塞賦值語句
        else
            Q <= D; // 非阻塞賦值語句
    end
endmodule

上述代碼中，使用assign語句將輸出端口Q與輸入端口D相連，實現了D觸發器的邏輯功能。同時，在always塊中使用非阻塞賦值語句，對Q進行時序更新。

四、assign注意事項

在使用assign連續賦值語句時，需要注意以下幾點：

• assign的表達式中不能出現帶有時序敏感條件的語句，例如if語句、case語句等。
• assign的表達式中不能使用本模塊中的實例化模塊端口作為變量名稱。如果需要使用這些變量，應該生命新的變量來使用。
• assign語句只能在一個模塊內部進行聲明。

總結

本文從assign的概念、語法、常見用法入手，詳細闡述了assign的用法及注意事項。assign作為Verilog中非常重要的連續賦值語句，被廣泛應用於組合邏輯和時序邏輯的建模中。合理地使用assign語句，可以使Verilog代碼更加簡潔、易讀、易維護。