NAIX这个人很懒,什么都没有留下~ 1 文章 0 评论 0 粉丝 关注私信 文章 评论 问答 关注 收藏 verilog assign用法详解 一、assign简介 在verilog中,assign是一种连续赋值语句。它用于给wire类型变量赋值,从而产生一个组合逻辑。 assign通常用于组合逻辑电路的连线中,用来将某个… NAIX 编程 2024-10-04 点击查看更多